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P7
P7_Study设计概述本文设计的是又Verilog实现的MIPS微系统，该微系统支持33条汇编指令，为实现该功能，笔者设计PC，CMP，GRF，EXT，NPC，ALU，MD，Load，Store，CP0，D_Reg,E_Reg,M_Reg,W_Re... -
P6
1 P5 流水线CPU设计方案1.1 设计概述本文所设计的为Verilog实现的流水线MIPS架构CPU，该CPU支持28条指令，为此，笔者设计了PC，D_Reg, CMP，GRF，EXT，NPC，E_Reg,MDU，ALU，M_Reg,Load,S... -
P5
1 P5 流水线CPU设计方案1.1 设计概述本文所设计的为Verilog实现的流水线MIPS架构CPU，该CPU支持10条指令，为此，笔者设计了PC,IM,D_Reg,D_MCU,CMP,GRF,EXT,NPC,E_Reg,E_MCU,ALU,M_... -
P4
P4_Study1 单周期CPU设计方案（Verilog实现）1.1 设计概述本文所呈现的是利用Verilog实现的MIPS架构CPU，可以支持10条指令，含有PC、NPC、IM、GRF、ALU、DM、Controller、EXT、Branch模块。... -
P3
P3_Study1 单周期CPU设计方案1.1 设计概述本文所呈现的是利用logisim实现的MIPS架构CPU，可以支持8条指令，含有IFU、GRF、ALU、DM、Controller、BranchControl、EXT、NPC模块。整体设计实现采... -
P2
P2_StudyMIPS教程&大黑书学习常用寄存器 寄存器使用规范 注意在输入输出的系统调用时，会涉及对于$a0和$v0寄存器的值的改变，尤其是对于$a0寄存器要么在主程序中避免使用（比如从$a1开始保存参数）要么在系统调用时对于$a... -
P1
P1_Study《Verilog数字系统设计》语法部分学习基本常识 Verilog HDL程序是由模块构成的，每个模块的内容都是位于module和endmodule两个语句之间 Verilog模块可以分为两种：①使模块最终生成电路的结构②测试模块te... -
P0
P0_Study电路分析设计 Input与Output分析 功能分析（可以先进行类似于表格的书面化说明，明白好设计思路与设计需求再去设计电路） 分层设计与分模块设计模块类似于函数的封装，便于理清思路、清晰电路、debugeg1.Moore机与Meal... -
Pre
Pre梳理基础知识原码、反码、补码正数 ：原码 = 反码 = 补码 负数 ：原码 ：符号位为1，其后为绝对值的原码反码 ：绝对值的原码各位取反补码 ：反码 + 1 （或2^n - x） 计算机中的整数都用补码储存 位宽大小 1By... -
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P0_Study电路分析设计 Input与Output分析 功能分析（可以先进行类似于表格的书面化说明，明白好设计思路与设计需求再去设计电路） 分层设计与分模块设计模块类似于函数的封装，便于理清思路、清晰电路、debugeg1.Moore机与Meal...
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